# 引言：D-Cache 的双刃剑效应 在 STM32F4 系列（如 STM32F407、F429 等）中，Cortex-M4 内核集成了可选的 D-Cache（数据缓存），当外部 SDRAM 作为主内存时，CPU 通过缓存访问可大幅降低延迟。然而，DMA 控制器（如 DMA2D、SDMMC、以太网 MAC）直接访问 SDRAM 时，绕过缓存，导致 CPU 缓存中的数据与物理内存不一致。这种数据一致性（Coherency）问题轻则产生脏数据，重则引发系统崩溃。 **核心矛盾**：CPU 写操作可能只更新缓存（写回策略），而 DMA 读物理内存时看不到最新数据；反之，DMA 写入 SDRAM 后，CPU 读缓存却得到旧值。 # 原理剖析：D-Cache 的工作机制 STM32F4 的 D-Cache 采用 **写回（Write-back）** 与 **写分配（Write-allocate）** 策略，缓存行大小通常为 32 字节。当 CPU 执行 `STR` 指令时，数据先写入缓存行，标记为脏（Dirty），仅当缓存行被替换或显式清理时才写回 SDRAM。 - **命中（Hit）**：CPU 读操作命中缓存，直接返回缓存数据，不访问 SDRAM。 - **未命中（Miss）**：从 SDRAM 加载整个缓存行到缓存，再返回所需数据。 - **DMA 访问**：直接通过 AHB 总线访问 SDRAM，不经过缓存。 因此，一致性维护需通过 **Cache 维护操作** 实现，Cortex-M4 提供 `SCB_InvalidateDCache`、`SCB_CleanDCache` 等函数（CMSIS 标准）。 # 三种实用刷新策略 ## 策略一：全局失效与清理（简单粗暴型） **原理**：在每次 DMA 传输前后，对整个 D-Cache 执行失效（Invalidate）或清理（Clean）操作。 - **DMA 写 SDRAM 前**：`SCB_CleanDCache()` 将脏行写回，确保 DMA 读到最新数据。 - **DMA 读 SDRAM 后**：`SCB_InvalidateDCache()` 丢弃缓存中的旧数据，强制 CPU 下次访问从 SDRAM 重新加载。 **适用场景**：数据量小、频率低，或对性能不敏感的系统（如配置寄存器、小数据块传输）。 **代码示例**： ```c // 假设 DMA 从 SDRAM 缓冲区读取 1KB 数据到外设 void DMA_ReadFromSDRAM(uint32_t *buf, uint32_t len) { // 1. 清理缓存，确保脏数据写回 SCB_CleanDCache(); // 2. 启动 DMA 传输（DMA 直接读 SDRAM） DMA_Start_Transfer(buf, len); // 3. 等待传输完成 while (DMA_IsBusy()); // 4. 失效缓存，使 CPU 下次读取从 SDRAM 获取新数据 SCB_InvalidateDCache(); } ``` **缺点**：全缓存操作耗时较长（数百周期），且频繁失效会降低缓存命中率，影响整体性能。 ## 策略二：区域清理与失效（精准打击型） **原理**：仅对涉及 DMA 的地址区域执行缓存维护，避免全局操作。CMSIS 提供 `SCB_CleanDCache_by_Addr` 和 `SCB_InvalidateDCache_by_Addr`，但需注意地址对齐到 32 字节边界。 **关键点**： - 地址必须 32 字节对齐，长度也需为 32 的倍数，否则需手动扩展。 - 清理（Clean）用于 DMA 写前，失效（Invalidate）用于 DMA 读后。 **代码示例**： ```c // 区域清理：确保 DMA 能看到 CPU 最新写入 void Clean_DMA_Region(uint32_t *addr, uint32_t size) { // 对齐到 32 字节边界 uint32_t aligned_addr = (uint32_t)addr & ~0x1F; uint32_t aligned_size = (size + 31) & ~0x1F; SCB_CleanDCache_by_Addr((uint32_t*)aligned_addr, aligned_size); } // 区域失效：使 CPU 读取 DMA 写入的新数据 void Invalidate_DMA_Region(uint32_t *addr, uint32_t size) { uint32_t aligned_addr = (uint32_t)addr & ~0x1F; uint32_t aligned_size = (size + 31) & ~0x1F; SCB_InvalidateDCache_by_Addr((uint32_t*)aligned_addr, aligned_size); } // 使用示例：DMA 接收数据到 SDRAM 缓冲区 void DMA_Receive(uint32_t *buf, uint32_t len) { // 传输前无需清理（DMA 写，CPU 未写脏数据） DMA_Start_Receive(buf, len); while (DMA_IsBusy()); // 传输后失效该区域 Invalidate_DMA_Region(buf, len); } ``` **优点**：性能损失小，适合中等频率的 DMA 传输。 **缺点**：需手动管理对齐，且若缓冲区跨越缓存行边界，可能需额外处理。 ## 策略三：MPU 静态划分（架构级方案） **原理**：利用 Cortex-M4 的 MPU（内存保护单元）将 SDRAM 区域配置为 **不可缓存（Non-cacheable）** 或 **写通（Write-through）**，从根源上避免一致性问题。 - **配置为不可缓存**：CPU 访问 SDRAM 时直接读写物理内存，无缓存介入，DMA 与 CPU 永远一致。 - **配置为写通**：CPU 写操作同时更新缓存和 SDRAM，读操作仍可缓存，但 DMA 写后需失效缓存。 **实现步骤**： 1. 使能 MPU 并配置区域属性。 2. 将 SDRAM 基地址区域设为 `TEX=0, C=0, B=0`（不可缓存）或 `TEX=0, C=1, B=0`（写通）。 3. 注意 MPU 区域大小需为 2 的幂，且对齐。 **代码示例**（配置 SDRAM 为不可缓存）： ```c void MPU_Config_SDRAM_NonCacheable(void) { MPU_Region_InitTypeDef MPU_InitStruct; // 禁用 MPU 进行配置 HAL_MPU_Disable(); // 配置区域：SDRAM 基地址 0xC0000000，大小 8MB（需按实际调整） MPU_InitStruct.Enable = MPU_REGION_ENABLE; MPU_InitStruct.BaseAddress = 0xC0000000; MPU_InitStruct.Size = MPU_REGION_SIZE_8MB; MPU_InitStruct.SubRegionDisable = 0; MPU_InitStruct.TypeExtField = MPU_TEX_LEVEL0; MPU_InitStruct.AccessPermission = MPU_REGION_FULL_ACCESS; MPU_InitStruct.DisableExec = MPU_INSTRUCTION_ACCESS_DISABLE; MPU_InitStruct.IsShareable = MPU_ACCESS_NOT_SHAREABLE; MPU_InitStruct.IsCacheable = MPU_ACCESS_NOT_CACHEABLE; // 关键：不可缓存 MPU_InitStruct.IsBufferable = MPU_ACCESS_NOT_BUFFERABLE; HAL_MPU_ConfigRegion(&MPU_InitStruct); HAL_MPU_Enable(MPU_CONTROL_PRIVILEGED_DEFAULT); } ``` **优点**：彻底消除一致性问题，代码简洁，适合高可靠性场景。 **缺点**：牺牲缓存性能，CPU 访问 SDRAM 速度下降（尤其频繁读写时）。若需缓存，可改用写通策略，但需配合失效操作。 # 注意事项与最佳实践 - **对齐问题**：使用区域操作时，地址和长度必须对齐到 32 字节，否则会破坏相邻数据。 - **DMA 描述符**：若 DMA 使用链表描述符，描述符本身也需缓存一致性处理，建议将描述符放在内部 SRAM（无缓存）或配置为不可缓存。 - **中断上下文**：在中断中执行缓存操作时，注意时间开销，避免影响实时性。 - **性能测量**：通过 `DWT->CYCCNT` 或逻辑分析仪对比三种策略的实际耗时，选择最优方案。 - **混合使用**：对于大块数据（如图像帧）使用区域策略，对于关键控制结构使用 MPU 不可缓存，可兼顾性能与安全。 # 总结 D-Cache 与 SDRAM 的一致性问题没有银弹，三种策略各有优劣：全局操作简单但低效，区域操作平衡了性能与复杂度，MPU 划分则从架构上规避风险。实际项目中，建议先分析 DMA 传输的频率、数据大小和实时性要求，再选择或组合使用。记住，缓存是性能加速器，但正确性永远第一。希望本文的实战经验能帮助你在 STM32F4 开发中少走弯路。