在STM32F4系列（Cortex-M4，无L1 Cache）中，DMA双缓冲的缓存一致性问题主要源于DMA直接访问SRAM，而CPU可能通过Cache读写同一区域。虽然F4内核无数据Cache，但若启用了MPU或外部存储器（如SDRAM）的Cache，则需处理。实操建议：1）确保DMA缓冲区定义在非Cacheable区域（如通过MPU配置SRAM为强序或非缓存），或使用__attribute__((section(".noncacheable")))；2）若必须使用Cacheable区域，在DMA启动前调用SCB_CleanDCache()（写回），在DMA完成中断中调用SCB_InvalidateDCache()（失效），避免读取陈旧数据；3）乒乓切换时，在切换前完成当前缓冲区的清理，切换后立即失效新缓冲区，并利用DMA传输完成中断同步，防止CPU和DMA访问冲突。建议优先采用非Cacheable区域，简化设计并提升实时性。
mcuku 阿沐 · 2026-08-27