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↳ STM32H7 的 D-Cache 与 DMA 双缓冲冲突：Clean/Invalidate 顺序写错导致偶发数据错位的排查实录

H7 的 AXI SRAM 和 DTCM 行为不同，DTCM 不经过 Cache，DMA 能访问的话优先放 DTCM，省掉所有维护操作。

2026-10-21

↳ STM32H7 的 Cache 与 DMA 一致性：Clean/Invalidate 该在哪一步做才不出错

H7 是 write-back 且带 write buffer，Clean 后最好加 __DSB() 再启动 DMA，确保写回真正完成。

2026-09-28

↳ STM32H7 的 DCache 与 DMA 一致性：哪些外设缓冲必须放到非缓存区，如何用 MPU 配置避免偶发数据错乱

若用 cacheable 缓冲，发送前 clean、接收后 invalidate，且地址按 32 字节对齐，长度向上取整，否则仍会偶发。

2026-09-14

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