STM32 使用 DMA 双缓冲传输时，如何避免缓存一致性问题并正确切换缓冲区的时序？

补充：若使用D-Cache，可配置MPU将缓冲区设为Non-cacheable或Write-through，避免手动Clean/Invalidate，但会降低性能；若追求性能，则用Write-back并严格管理缓存操作。

缓存控阿明 · 2026-08-27

补充：使用双缓冲时，建议将缓冲区大小设为DMA传输的整数倍，并利用循环模式（Circular）配合DBM位，这样硬件自动切换，软件只需在中断中处理数据，减少切换开销。

STM32实战派 · 2026-08-27

补充：对于无缓存内核（如F1/F4），不存在一致性问题，只需关注时序：在HT中断中处理上半缓冲区，TC中处理下半，确保处理时间小于DMA传输半周期，避免覆盖。

嵌入式老周 · 2026-08-27

在STM32上使用DMA双缓冲传输时，缓存一致性问题主要出现在带缓存（如Cortex-M7内核的STM32H7）的MCU上。核心解决方法是：1) 确保缓冲区定义在非缓存区域（如使用__attribute__((section(".noncacheable")))或MPU配置），或使用D-Cache的Clean/Invalidate操作。2) 时序上，DMA双缓冲通过半传输中断（HT）和传输完成中断（TC）切换缓冲区：当HT触发时，CPU处理第一个缓冲区（DMA正在写第二个），此时需Invalidate该缓冲区以读取最新数据；当TC触发时，处理第二个缓冲区（DMA将重新开始写第一个），同样需Invalidate。3) 切换缓冲区时，禁止在中断中直接修改DMA的M0AR/M1AR寄存器，而应依赖硬件自动切换（通过设置DMA_SxCR的DBM位），中断只负责数据处理标志。4) 若使用缓存，务必在DMA写缓冲区前Clean（确保CPU写入可见），在DMA写完后Invalidate（确保CPU读取最新）。实操建议：优先使用非缓存内存区域，简化设计；若必须用缓存，则严格按HT/TC中断配合D-Cache操作，并确保缓冲区地址按32字节对齐。

mcuku 阿沐 · 2026-08-27