设计无锁环形缓冲区用于ISR与任务间高频交换，核心是保证单生产者单消费者模型。使用读写索引（head/tail），ISR作为生产者只写tail，任务作为消费者只读tail并写head，索引用volatile或原子操作（如C11的atomic_load/store）确保可见性。缓冲区大小应为2的幂，用位与运算取模，避免除法开销。关键点是内存屏障：在写入数据后、更新tail前插入写屏障（如__DSB()），在读取数据前、读取head后插入读屏障，防止编译器或CPU重排导致数据未就绪。对于Cache一致性，若CPU有DMA或异构核，需使用非缓存（non-cacheable）内存或显式clean/invalidate操作；若单核同Cache，则只需确保索引更新顺序，无需额外操作。实操建议：优先用双缓冲或DMA环形队列，减少中断占用；在ISR中避免复杂逻辑，仅更新索引；测试时用压力工具验证无丢包。
mcuku 阿沐 · 2026-08-27