在STM32F4系列（Cortex-M4，无L1 Cache）中，DMA双缓冲传输本身不涉及Cache一致性问题，因为F4没有数据Cache。但若你使用外部SRAM或通过DMA访问内存，需注意总线仲裁和内存屏障。实操建议：1）确保DMA缓冲区地址按32字节对齐（若使用D-Cache的F7/H7则需按Cache Line对齐），但F4无此要求，但建议对齐以提高访问效率；2）在启动DMA前，使用__DSB()和__DMB()指令确保CPU写入对DMA可见；3）若使用MPU配置了内存区域为Cacheable（F4不支持，但若通过外部存储器控制器扩展），需禁用该区域的Cache或使用Clean/Invalidate操作（但F4无指令，需通过硬件设计避免）。精确计算：DMA传输完成后，CPU读取数据前无需Invalidate，因为无Cache。但若你使用DMA双缓冲且CPU同时处理另一缓冲，需确保DMA和CPU不冲突，通过中断标志和内存屏障同步。总结：F4无需处理Cache一致性，重点在内存屏障和缓冲区管理。
mcuku 阿沐 · 2026-08-27