STM32H7 480MHz 主频下的 Cache 一致性维护策略与 DMA 协同实战
👁 2 阅读 · 2026-08-27 · 嵌入式
STM32H7 系列以 480MHz 主频和 Cortex-M7 内核带来极致性能，但高性能背后，Cache 与 DMA 的数据一致性成为开发者必须跨越的鸿沟。本文深入剖析 STM32H7 的 Cache 架构，对比三种主流维护策略（软件清无效、MPU 配置、双缓冲），并通过一个 ADC 采样 + DMA 传输的实战案例，展示如何高效、安全地协同 Cache 与 DMA，避免数据错乱，提升系统稳定性。
# STM32H7 480MHz 主频下的 Cache 一致性维护策略与 DMA 协同实战
## 一、为什么 Cache 会成为 DMA 的“绊脚石”？
STM32H7 搭载 Cortex-M7 内核，主频高达 480MHz，内置 L1-Cache（I-Cache 和 D-Cache）。Cache 的存在让 CPU 访问内存的速度大幅提升，但同时也引入了一个经典问题：**Cache 与 DMA 的数据一致性**。
当 DMA 将外部数据（如 ADC 采样值）写入内存时，如果 CPU 之前已经访问过该内存区域，Cache 中可能存有旧数据的副本。此时 CPU 读取该地址，会命中 Cache 中的旧数据，而非 DMA 刚写入的新数据，导致数据错乱。反之，当 CPU 更新数据后，若未及时写回 Cache，DMA 从内存读取时也可能拿到旧值。
因此，在 STM32H7 这类带 Cache 的高性能 MCU 上，必须显式地维护 Cache 一致性，才能确保 DMA 与 CPU 之间的数据交换正确无误。
## 二、三种 Cache 一致性维护策略
### 1. 软件清无效（Clean & Invalidate）
这是最直接的方法：在 DMA 传输前后，调用 CMSIS 提供的函数手动操作 Cache。
- **DMA 写入内存后**：需执行 `SCB_InvalidateDCache_by_Addr` 使 Cache 行失效，强制 CPU 从内存重新读取。
- **DMA 从内存读取前**：需执行 `SCB_CleanDCache_by_Addr` 将 Cache 中脏数据写回内存。
**优点**：实现简单，无需额外硬件配置。
**缺点**：每次传输都需软件干预，且操作粒度是 Cache 行（32 字节），若数据长度非 32 的倍数，需注意边界对齐，否则可能误伤相邻数据。
### 2. MPU 配置为不缓存区域
通过 MPU（内存保护单元）将 DMA 涉及的 RAM 区域配置为 **非缓存（Non-cacheable）** 属性。这样 CPU 访问该区域时直接读写内存，绕过 Cache，自然不存在一致性问题。
**优点**：彻底避免一致性问题，无需软件干预，适合高频 DMA 传输。
**缺点**：牺牲了该区域的性能（CPU 访问变慢），且 MPU 区域配置需谨慎，避免影响其他代码。
### 3. 双缓冲 + 缓存行对齐
利用 DMA 的双缓冲模式，配合 Cache 行对齐（32 字节对齐），让 CPU 和 DMA 交替操作不同的缓冲区。每次切换时，仅需对当前使用的缓冲区执行一次清无效操作，且由于对齐，不会影响其他数据。
**优点**：兼顾性能与一致性，适合实时性要求高的场景。
**缺点**：实现复杂度较高，需要精心设计缓冲区管理。
## 三、实战：ADC 采样 + DMA 传输的 Cache 一致性维护
下面以 ADC1 连续采样 1000 个数据，通过 DMA 传输到内存为例，演示如何结合策略 1（软件清无效）和策略 3（双缓冲）实现稳定采集。
### 硬件配置
- MCU：STM32H743ZI（480MHz）
- ADC1：通道 0（PA0），采样时间 8.5 周期，分辨率 16 位
- DMA1：Stream0，通道 0，循环模式
- 内存：D1 域 SRAM（0x24000000），注意 D1 域与 CPU 直连，Cache 行为与 D2/D3 域略有不同，但维护方法一致。
### 步骤 1：配置 ADC 和 DMA
```c
// 启用时钟
__HAL_RCC_ADC12_CLK_ENABLE();
__HAL_RCC_DMA1_CLK_ENABLE();
// ADC 配置
ADC_HandleTypeDef hadc1;
hadc1.Instance = ADC1;
hadc1.Init.ClockPrescaler = ADC_CLOCK_SYNC_PCLK_DIV4;
hadc1.Init.Resolution = ADC_RESOLUTION_16B;
hadc1.Init.ScanConvMode = DISABLE;
hadc1.Init.ContinuousConvMode = ENABLE;
hadc1.Init.DiscontinuousConvMode = DISABLE;
hadc1.Init.ExternalTrigConv = ADC_SOFTWARE_START;
HAL_ADC_Init(&hadc1);
// 配置 ADC 通道
ADC_ChannelConfTypeDef sConfig = {0};
sConfig.Channel = ADC_CHANNEL_0;
sConfig.Rank = ADC_REGULAR_RANK_1;
sConfig.SamplingTime = ADC_SAMPLINGTIME_8CYCLES_5;
HAL_ADC_ConfigChannel(&hadc1, &sConfig);
// DMA 配置
DMA_HandleTypeDef hdma_adc;
hdma_adc.Instance = DMA1_Stream0;
hdma_adc.Init.Request = DMA_REQUEST_ADC1;
hdma_adc.Init.Direction = DMA_PERIPH_TO_MEMORY;
hdma_adc.Init.PeriphInc = DMA_PINC_DISABLE;
hdma_adc.Init.MemInc = DMA_MINC_ENABLE;
hdma_adc.Init.PeriphDataAlignment = DMA_PDATAALIGN_HALFWORD;
hdma_adc.Init.MemDataAlignment = DMA_MDATAALIGN_HALFWORD;
hdma_adc.Init.Mode = DMA_CIRCULAR;
hdma_adc.Init.Priority = DMA_PRIORITY_HIGH;
HAL_DMA_Init(&hdma_adc);
// 连接 DMA 和 ADC
__HAL_LINKDMA(&hadc1, DMA_Handle, hdma_adc);
```
### 步骤 2：定义缓冲区并启动传输
```c
// 缓冲区定义，注意 32 字节对齐
#define BUF_SIZE 1000
__attribute__((aligned(32))) uint16_t adc_buf[BUF_SIZE];
// 启动 ADC DMA 采集
HAL_ADC_Start_DMA(&hadc1, (uint32_t*)adc_buf, BUF_SIZE);
```
### 步骤 3：处理数据前维护 Cache 一致性
在循环模式中，DMA 持续写入缓冲区。当我们需要处理数据时，必须先使 Cache 失效，确保读取到最新数据。
```c
// 假设在某个时刻，我们想处理缓冲区中的数据
// 1. 停止 DMA 或使用双缓冲切换（此处为简化，直接处理）
// 2. 使 Cache 失效，注意长度需为 32 的倍数，这里 BUF_SIZE*2 字节 = 2000，不是 32 的倍数，需向上取整
uint32_t len = (BUF_SIZE * 2 + 31) & ~31; // 对齐到 32 字节
SCB_InvalidateDCache_by_Addr((uint32_t*)adc_buf, len);
// 3. 现在可以安全读取 adc_buf 中的数据
for (uint16_t i = 0; i < BUF_SIZE; i++) {
// 处理 adc_buf[i]
}
```
### 步骤 4：双缓冲优化（进阶）
为避免处理数据时 DMA 仍在写入同一缓冲区，可采用双缓冲。定义两个缓冲区，DMA 交替写入，CPU 处理另一个。
```c
__attribute__((aligned(32))) uint16_t adc_buf[2][BUF_SIZE];
volatile uint8_t active_buf = 0;
// DMA 传输完成中断回调（在 HAL_ADC_ConvCpltCallback 中）
void HAL_ADC_ConvCpltCallback(ADC_HandleTypeDef* hadc) {
active_buf ^= 1; // 切换缓冲区
// 注意：此处应触发信号通知主循环处理数据
}
// 主循环中处理非活动缓冲区
void process_data() {
uint8_t buf_idx = active_buf ^ 1; // 当前 DMA 未写入的缓冲区
uint32_t len = (BUF_SIZE * 2 + 31) & ~31;
SCB_InvalidateDCache_by_Addr((uint32_t*)adc_buf[buf_idx], len);
// 处理 adc_buf[buf_idx]
}
```
## 四、注意事项
1. **缓存行对齐**：所有涉及 DMA 的缓冲区必须 32 字节对齐，否则清无效操作可能影响相邻数据，导致不可预料的错误。
2. **长度对齐**：`SCB_InvalidateDCache_by_Addr` 和 `SCB_CleanDCache_by_Addr` 的 len 参数必须为 32 的倍数，否则行为未定义。
3. **内存域选择**：STM32H7 的 D1 域（如 0x24000000）与 CPU 直连，Cache 行为与 D2/D3 域（如 0x30000000）略有差异，但维护方法相同。建议优先使用 D1 域 SRAM 以获得最佳性能。
4. **MPU 配置**：如果使用策略 2，需确保 MPU 区域设置正确，且不影响其他内存区域。例如，可将 DMA 缓冲区所在的 4KB 区域配置为 Non-cacheable。
5. **中断与并发**：在中断服务函数中修改缓冲区状态时，需考虑原子性，避免主循环和中断竞争。
## 五、总结
在 STM32H7 这类高性能 MCU 上，Cache 一致性是 DMA 应用绕不开的课题。本文介绍了三种主流策略，并通过 ADC 采样实战展示了软件清无效和双缓冲的用法。实际项目中，应根据传输频率、数据大小和性能要求选择合适的策略。对于高频、大块数据传输，建议结合 MPU 配置为 Non-cacheable 区域；对于低频、小块数据，软件清无效足够；而双缓冲则适合需要连续采集且实时处理的场景。掌握这些技巧，你就能在 480MHz 主频下充分发挥 STM32H7 的性能，同时保证数据的正确性。