STM32H7 480MHz 下 FDCAN 与经典 CAN 的时序差异及仲裁失败排查实战
👁 2 阅读 · 2026-08-27 · 嵌入式
STM32H7 系列在 480MHz 主频下，FDCAN 模块的时序行为与经典 CAN 存在显著差异，尤其在仲裁阶段，位时序配置不当会导致隐性故障。本文深入分析 FDCAN 的位时间结构、同步段与传播段在高速时钟下的影响，给出基于 CubeMX 的配置步骤，并提供一个完整的仲裁失败排查流程与代码示例，帮助开发者快速定位并解决总线冲突问题。
# 引言
在 STM32H7 系列（如 H743/H750）中，FDCAN 外设支持经典 CAN 2.0 和 CAN FD 协议，最高运行频率可达 480MHz（内核时钟）。然而，高频时钟下，FDCAN 的位时序（Bit Timing）与经典 CAN 控制器（如 bxCAN）有本质区别：经典 CAN 的位时间由固定的预分频器和时间段组成，而 FDCAN 引入了更精细的同步段（SYNC_SEG）、传播段（PROP_SEG）和相位缓冲段（PHASE_SEG1/2），且采样点位置可灵活调整。这种灵活性在高频下若配置不当，会导致仲裁失败、总线错误甚至通信瘫痪。
# FDCAN 与经典 CAN 的时序差异
## 位时间结构对比
- 经典 CAN（bxCAN）：位时间 = 1 tq（同步段）+ TBS1（传播+相位1）+ TBS2（相位2），采样点固定位于 TBS1 结束处，通常推荐 87.5% 采样点。
- FDCAN：位时间 = SYNC_SEG（固定 1 tq）+ PROP_SEG（可配置 1-8 tq）+ PHASE_SEG1（1-8 tq）+ PHASE_SEG2（1-8 tq），采样点位于 PHASE_SEG1 结束处，且支持二次采样（SSP）用于数据段。
关键差异：FDCAN 的 PROP_SEG 用于补偿总线传播延迟和收发器延迟，在 480MHz 下，一个 tq 约为 2.08ns（1/480MHz），而经典 CAN 在 36MHz 下 tq 约为 27.8ns。因此，FDCAN 对延迟的敏感度更高，若 PROP_SEG 设置过小，仲裁时隐性位到显性位的跳变可能被错误采样。
## 仲裁机制与时序关系
仲裁过程依赖位级的“线与”特性：多个节点同时发送显性位（0）时，隐性位（1）会被覆盖。FDCAN 在仲裁段（Arbitration Phase）使用标称位时间（Nominal Bit Time），而数据段（Data Phase）可使用更快的位时间（Data Bit Time）。在 480MHz 下，若仲裁段的位时间配置不当，会导致同步错误，例如：
- 采样点过早：可能将尚未稳定的显性位误判为隐性位，导致仲裁失败。
- 采样点过晚：可能错过真正的显性位，造成位错误。
# 配置步骤（基于 CubeMX）
## 1. 时钟配置
- 内核时钟（HCLK）设为 480MHz，APB1 外设时钟（FDCAN 时钟源）设为 240MHz（最大允许值）。
- 在 CubeMX 的 Clock Configuration 中，确保 FDCAN 时钟源选择 PLL1Q（通常为 240MHz）。
## 2. FDCAN 参数设置
- 模式：经典 CAN 或 CAN FD（本文以经典 CAN 为例，但原理相同）。
- 位率：500kbps（常见工业应用）。
- 位时间参数：
- 预分频器（Prescaler）：240MHz / 500kbps = 480 tq/bit，但 FDCAN 最大 tq 数为 256，因此需调整。实际计算：设预分频为 4，则 tq = 4/240MHz = 16.67ns，位时间 = 480 * 16.67ns = 8us，即 500kbps。
- 时间段分配：SYNC_SEG=1，PROP_SEG=2，PHASE_SEG1=3，PHASE_SEG2=2，总 tq=8，采样点 = (1+2+3)/8 = 75%。
- 注意：480MHz 下，建议采样点设为 75%-80%，以容忍传播延迟。
## 3. 启用自动重同步
- 在 FDCAN 配置中，开启“Auto Retransmission”和“Automatic Bus-off Recovery”，并设置同步跳转宽度（SJW）为 1-2 tq，以增强抗干扰能力。
# 完整代码示例
以下代码基于 STM32H743 和 HAL 库，演示 FDCAN 初始化及发送带仲裁的帧。
```c
#include "fdcan.h"
FDCAN_HandleTypeDef hfdcan1;
void FDCAN1_Init(void) {
hfdcan1.Instance = FDCAN1;
hfdcan1.Init.ClockDivider = FDCAN_CLOCK_DIV1; // 时钟不分频
hfdcan1.Init.FrameFormat = FDCAN_FRAME_CLASSIC; // 经典 CAN 模式
hfdcan1.Init.Mode = FDCAN_MODE_NORMAL;
hfdcan1.Init.AutoRetransmission = ENABLE;
hfdcan1.Init.TransmitPause = DISABLE;
hfdcan1.Init.ProtocolException = DISABLE;
hfdcan1.Init.NominalPrescaler = 4; // 预分频 4
hfdcan1.Init.NominalSyncJumpWidth = 2;
hfdcan1.Init.NominalTimeSeg1 = 5; // PROP_SEG + PHASE_SEG1 = 2+3
hfdcan1.Init.NominalTimeSeg2 = 2; // PHASE_SEG2
hfdcan1.Init.DataPrescaler = 4; // 数据段（此处未用）
hfdcan1.Init.DataSyncJumpWidth = 2;
hfdcan1.Init.DataTimeSeg1 = 5;
hfdcan1.Init.DataTimeSeg2 = 2;
hfdcan1.Init.StdFiltersNbr = 1;
hfdcan1.Init.ExtFiltersNbr = 0;
hfdcan1.Init.TxFifoQueueMode = FDCAN_TX_FIFO_OPERATION;
if (HAL_FDCAN_Init(&hfdcan1) != HAL_OK) {
Error_Handler();
}
}
void FDCAN1_Send(void) {
FDCAN_TxHeaderTypeDef txHeader;
uint8_t data[8] = {0x01, 0x02, 0x03, 0x04, 0x05, 0x06, 0x07, 0x08};
txHeader.Identifier = 0x123;
txHeader.IdType = FDCAN_STANDARD_ID;
txHeader.TxFrameType = FDCAN_DATA_FRAME;
txHeader.DataLength = FDCAN_DLC_BYTES_8;
txHeader.FDFormat = FDCAN_CLASSIC_CAN;
txHeader.BitRateSwitch = DISABLE;
txHeader.ErrorStateIndicator = FDCAN_ESI_ACTIVE;
txHeader.BitRateSwitch = DISABLE;
if (HAL_FDCAN_AddMessageToTxFifoQ(&hfdcan1, &txHeader, data) != HAL_OK) {
// 处理发送失败
}
}
```
# 仲裁失败排查流程
当出现仲裁失败（表现为总线错误、发送失败或错误帧）时，按以下步骤排查：
1. **检查位时序配置**：使用示波器测量总线上的位宽度，确保实际位时间与理论值一致。在 480MHz 下，误差应小于 1 tq（约 16ns）。
2. **验证采样点位置**：通过调试器读取 FDCAN 的 DBTP 和 NBTP 寄存器，计算实际采样点。若采样点低于 70% 或高于 85%，调整 PHASE_SEG1/2。
3. **检查传播延迟**：测量发送节点到接收节点的往返延迟（包括收发器延迟），确保 PROP_SEG 大于该延迟。若延迟过大，增加 PROP_SEG 值。
4. **检查同步错误**：观察错误计数器（ECR），若 TEC 持续增加，可能是同步跳转宽度不足。增大 SJW 至 2-3 tq。
5. **使用逻辑分析仪**：抓取总线波形，对比发送帧和接收帧的 ID 位，确认仲裁位是否被正确采样。
# 注意事项
- 在 480MHz 下，FDCAN 的时钟源必须为 APB1 的整数倍，且预分频器不能为 0。
- 经典 CAN 模式时，数据段位时间与仲裁段相同，但 CAN FD 模式下可独立配置，需注意切换时的同步。
- 若使用外部收发器，需考虑其延迟（通常 100-200ns），在 PROP_SEG 中预留余量。
- 调试时，建议先降低总线速率（如 100kbps）验证配置，再逐步提升。
# 结语
STM32H7 的 FDCAN 在高频下提供了强大的灵活性，但也带来了时序配置的复杂性。理解位时间结构、合理设置采样点，并掌握系统的排查方法，是确保仲裁可靠性的关键。希望本文能帮助你在实际项目中少走弯路。