这是H7上D-Cache与DMA共享SRAM时的经典一致性问题，核心是两点：对齐和Cache维护时序。首先，DMA缓冲区必须按Cache Line大小（H7为32字节）对齐，推荐用__attribute__((aligned(32)))并放在非Cacheable区域或使用MPU配置该区域为Write-Through/Non-Cacheable，这样可彻底避免维护。若必须用Cacheable内存，则接收流程应为：1) DMA启动前，对接收缓冲区执行SCB_InvalidateDCache_by_Addr，且地址和长度都按32字节对齐；2) DMA完成中断中，先Invalidate再读数据，注意Invalidate会丢弃未回写的脏数据，所以若CPU之前写过该缓冲区，必须先Clean再Invalidate。发送方向则相反：CPU写完数据后先SCB_CleanDCache_by_Addr再启动DMA。切忌在DMA传输过程中做Cache操作，否则会破坏数据。建议用MPU将DMA缓冲区设为Non-Cacheable，最省心。
mcuku 阿沐 · 2026-10-08